每經(jīng)記者｜朱成祥    每經(jīng)編輯｜黃博文    

5月25日，華為發(fā)布的“韜（τ）定律”引發(fā)半導(dǎo)體行業(yè)乃至整個社會熱議。

“韜定律”的價值到底在哪里？快思慢想研究院院長、特邀評論員田豐以及深度科技研究院院長張孝榮接受了《每日經(jīng)濟(jì)新聞》記者的采訪。

田豐認(rèn)為：“‘韜定律’從四個層級同步壓縮信號傳播時間常數(shù)τ，其系統(tǒng)級效果直接命中AI（人工智能）推理‘?dāng)?shù)據(jù)搬運(yùn)’瓶頸，而非僅僅提升計算密度。AI推理的真實瓶頸在于數(shù)據(jù)移動，而非浮點(diǎn)算力。”

在張孝榮看來，“韜定律”把“時延”從結(jié)果變成設(shè)計起點(diǎn)，用“時間縮微”替代“幾何縮微”?！斑^去優(yōu)化算力，現(xiàn)在優(yōu)化數(shù)據(jù)流動路徑。推理時延的瓶頸不在計算有多快，而在數(shù)據(jù)等多久，這一點(diǎn)的改變是根本?！?/p>

從四個層級做到“時間優(yōu)化”

長期以來，邏輯芯片領(lǐng)域以提升計算能力為核心。摩爾定律的本質(zhì)是晶體管數(shù)量的提升將帶來計算性能的提升，而“韜定律”則抓住了AI推理時代的命門，那便是“數(shù)據(jù)搬運(yùn)”（或稱之為“運(yùn)力”）。

田豐表示，現(xiàn)階段主流LLM（大語言模型）在解碼階段，每生成一個token（詞元）都需要從內(nèi)存重載全量權(quán)重，矩陣乘法退化為矩陣向量乘法，此時GPU（圖形處理器?）算力利用率往往低于30%，而內(nèi)存帶寬已達(dá)極限。

TrendForce的數(shù)據(jù)表明，2026年高帶寬內(nèi)存（HBM）需求同比增速仍超過70%。華為論文中披露了一個關(guān)鍵數(shù)據(jù)點(diǎn)：超過80%的AI集群能耗消耗在數(shù)據(jù)移動上，而非計算本身；超過70%的系統(tǒng)成本投入到數(shù)據(jù)存儲領(lǐng)域。

可以看出，當(dāng)下AI推理的瓶頸在于“運(yùn)力”而非“算力”。

那么，華為的“韜定律”又是如何做到“時間微縮”的呢？主要是從器件層面、電路層面、芯片層面和系統(tǒng)層面入手。

具體方法包括邏輯折疊、近存計算以及靈衢總線等。

邏輯折疊方面，田豐表示：“邏輯折疊將平面布局變?yōu)槎鄬哟怪倍询B，縮短走線物理長度，等效于在不換制程的前提下，讓每個時鐘周期內(nèi)數(shù)據(jù)能‘跑更遠(yuǎn)’。對AI推理而言，片上SRAM頻率直接影響KV Cache（鍵值緩存）的讀寫速度，KV Cache正是長文本推理的關(guān)鍵延遲來源?！?/p>

近存計算方面，田豐認(rèn)為：“近存計算（Near-Memory Computing）是推理時代緩解‘內(nèi)存墻’瓶頸最具工程可行性的路徑，‘韜定律’的四層協(xié)同框架天然將其納入器件層和電路層的τ優(yōu)化目標(biāo)，使其具備量產(chǎn)路徑而非停留在實驗室階段?！?/p>

邏輯折疊、近存計算是芯片內(nèi)部的結(jié)構(gòu)調(diào)整，而靈衢總線更多是系統(tǒng)級優(yōu)化。

田豐解釋稱：“靈衢總線重構(gòu)計算系統(tǒng)互聯(lián)協(xié)議，實現(xiàn)超節(jié)點(diǎn)統(tǒng)一內(nèi)存編址和原生內(nèi)存語義，其直接目標(biāo)就是壓縮數(shù)據(jù)在芯片間、機(jī)柜間的傳輸時延。這個方向與2026年全球資本涌向CXL（Compute Express Link，一種開放、行業(yè)標(biāo)準(zhǔn)的高速緩存一致性互連協(xié)議）存儲架構(gòu)的產(chǎn)業(yè)邏輯高度吻合?！?/p>

命中AI推理“數(shù)據(jù)搬運(yùn)”瓶頸

關(guān)于近存計算，田豐介紹：“近存計算的邏輯是：既然數(shù)據(jù)必須移動，就把計算搬到數(shù)據(jù)旁邊，而非把數(shù)據(jù)搬到計算單元?！w定律’在器件層優(yōu)化晶體管和互連的寄生電容，直接降低單比特存取的能耗和時延，這是近存計算能效提升的物理基礎(chǔ)?！?/p>

簡而言之，原本的GPU芯片是把數(shù)據(jù)從HBM搬運(yùn)到GPU計算核心，由計算核心進(jìn)行處理；而近存計算的原理是讓內(nèi)存在計算核心旁邊。因此，近存計算將大幅提升數(shù)據(jù)搬運(yùn)的速度，而數(shù)據(jù)搬運(yùn)速度在AI推理時代至關(guān)重要。

為何華為選擇在當(dāng)下提出“韜定律”？因為其恰好命中AI推理領(lǐng)域“數(shù)據(jù)搬運(yùn)”的核心瓶頸。隨著智能體的快速推廣，AI推理的調(diào)用量大幅提高。如果說決定AI訓(xùn)練的關(guān)鍵是性能，那么決定AI推理的關(guān)鍵便是性價比。

田豐表示：“AI推理的商業(yè)化已進(jìn)入‘成本決定勝負(fù)’階段。推理服務(wù)提供商2026年的運(yùn)營支出（OPEX）結(jié)構(gòu)中，電力成本占比超過30%，而電力成本的主體是數(shù)據(jù)移動能耗而非浮點(diǎn)計算能耗?！?/p>

他進(jìn)一步介紹，“韜定律”從器件層（降低單比特讀寫能耗）到系統(tǒng)層（減少跨節(jié)點(diǎn)數(shù)據(jù)搬運(yùn)次數(shù)），在四個層級同步壓縮數(shù)據(jù)移動的能耗?！斑@意味著，在基于‘韜定律’路徑的AI推理集群中，能效比的提升不是單一技術(shù)點(diǎn)的改善，而是全鏈路協(xié)同優(yōu)化的結(jié)果?！?/p>

張孝榮也表示：“因為推理的瓶頸已經(jīng)從‘存不夠’變成‘搬不動’。近存計算讓計算發(fā)生在數(shù)據(jù)所在的地方，本質(zhì)是把數(shù)據(jù)搬運(yùn)的功耗和時延抹掉。這決定了推理能不能大規(guī)模、低成本落地?！?/p>

“韜定律”或打破“唯制程論”路徑依賴

“韜定律”提出后，也有不少業(yè)內(nèi)人士質(zhì)疑，認(rèn)為“韜定律”的邏輯折疊類似于3D封裝，即“韜定律”沒有特別多的獨(dú)創(chuàng)之處。

張孝榮認(rèn)為：“如果說邏輯折疊是設(shè)計端的降維打擊，那么2.5D封裝是制造端的‘被動拼圖’。前者在圖紙上就縮短了物理距離，后者在封裝時盡量貼近。這兩者存在的根本區(qū)別在于，邏輯折疊改變信號走多遠(yuǎn)，2.5D只改變芯片靠多近。”

在田豐看來，邏輯折疊是芯片設(shè)計層的電路拓?fù)渲貥?gòu)，作用于單顆芯片內(nèi)部邏輯層的縱向整合，與2.5D/3D封裝在不同抽象層次上解決不同問題，二者互補(bǔ)而非替代。

他補(bǔ)充表示：“封裝是連接已成型的die（裸芯），邏輯折疊是重新布局die內(nèi)部的邏輯門?！?/p>

據(jù)悉，2.5D封裝（如臺積電CoWoS）是在硅中介層上將多顆獨(dú)立die橫向并排連接，各個die用各自的制程獨(dú)立流片，再通過中介層實現(xiàn)高帶寬互聯(lián)。“HBM+GPU”的組合就是典型案例，HBM和GPU是兩顆物理分離的芯片。3D封裝（如Intel Foveros）通過TSV（硅通孔）垂直堆疊多顆獨(dú)立die。

而邏輯折疊的對象是單顆die內(nèi)部，將原本平鋪在一個有源層上的邏輯門電路，按關(guān)鍵信號路徑重新分配到兩個或多個垂直的有源層，信號在層間通過極短距離的TSV（間距1.5微米，遠(yuǎn)短于die間封裝的TSV間距）直接穿越。這是設(shè)計工具層面的問題，而封裝是制造工藝層面的問題。

另外，田豐表示，2.5D/3D先進(jìn)封裝需要配合先進(jìn)制程才能發(fā)揮最大效用——臺積電CoWoS和N2制程是配套的，拆開任何一個，收益都會下降。

邏輯折疊的關(guān)鍵創(chuàng)新在于，在相同制程節(jié)點(diǎn)（如華為當(dāng)前的6nm/7nm）上，通過電路設(shè)計層的創(chuàng)新，實現(xiàn)單代55%的晶體管密度提升——這在傳統(tǒng)摩爾定律路徑下需要兩個完整制程節(jié)點(diǎn)的迭代周期（約3年）。

張孝榮也表示：“‘韜定律’提出了一個新思路，本質(zhì)是用系統(tǒng)集成度換器件微縮度。它打破了‘唯制程論’路徑依賴，讓華為實現(xiàn)了戰(zhàn)略突圍?！?/p>

田豐總結(jié)稱：“‘韜定律’的戰(zhàn)略價值在于將‘約束’轉(zhuǎn)化為‘定義權(quán)’。摩爾定律是臺積電、ASML、英特爾聯(lián)合主導(dǎo)的幾何微縮路徑，參與者必須采購EUV、追趕制程節(jié)點(diǎn)。‘韜定律’將競爭維度轉(zhuǎn)移到系統(tǒng)級時間常數(shù)‘τ’。在這個新維度上，中國現(xiàn)有的6nm/7nm制程是有效起點(diǎn)?！?/p>

封面圖片來源：每日經(jīng)濟(jì)新聞